Automatic generation of a single-chip solution for board-level BIST of boundary scan boards

• Tipo: Artigo em Livro de Atas de Conferência Internacional
• Data: 1992

Autores

José M. M. Ferreira (Autor) FEUP; Filipe S. Pinto (Autor) Outra; José S. Matos (Autor) FEUP

Ata de Conferência Internacional

Título: Proceedings of the European Design Automation Conference

Páginas: 154-158

EDAC - European Design Automation Conference

Bruxelas, Bélgica, 16 - MARÇO - 1992

Indexação

INSPEC

Classificação Científica

CORDIS: Ciências Tecnológicas > Engenharia > Engenharia electrotécnica

FOS: Ciências da engenharia e tecnologias > Engenharia electrotécnica, electrónica e informática

Outras Informações

DOI: 10.1109/EDAC.1992.205913

Abstract (EN): The automatic generation of a hierarchical self-test architecture for boards with boundary scan test (BST) is described, based on a test processor specifically designed to implement the basic operations required to control the BST infrastructure. An ATPG module generates the ROM containing the test program, allowing a single-chip self-test solution with minimal design-for-testability overhead. The same test processor may be used without internal ROM, when a single-chip solution is not desirable.

Idioma: Inglês

Tipo (Avaliação Docente): Científica

Nº de páginas: 5