Saltar para:
Logótipo
Comuta visibilidade da coluna esquerda
Você está em: Início > Publicações > Visualização > The POST approach to on-line failure detection based on BST

Publicações

The POST approach to on-line failure detection based on BST

Título
The POST approach to on-line failure detection based on BST
Tipo
Artigo em Livro de Atas de Conferência Internacional
Ano
1997
Autores
José Miguel Vieira dos Santos
(Autor)
Outra
A pessoa não pertence à instituição. A pessoa não pertence à instituição. A pessoa não pertence à instituição. Sem AUTHENTICUS Sem ORCID
José Manuel Martins Ferreira
(Autor)
FEUP
Ver página pessoal Enviar mensagem Pesquisar Publicações do Participante Sem AUTHENTICUS Sem ORCID
Ata de Conferência Internacional
DCIS'97 - XII Conference on Design of Circuits and Integrated Systems
Escuela Superior de Ingenieros, Universidad de Sevilla, Sevilha, Espanha
Classificação Científica
CORDIS: Ciências Tecnológicas > Engenharia > Engenharia electrotécnica
FOS: Ciências da engenharia e tecnologias > Engenharia electrotécnica, electrónica e informática
Outras Informações
Idioma: Inglês
Tipo (Avaliação Docente): Científica
Nº de páginas: 7
Tipo de Licença: Clique para ver a licença CC BY-NC
Documentos
Nome do Ficheiro Descrição Tamanho
23.C-DCIS_1997_65464 The POST approach to on-line failure detection based on BST 463.16 KB
Publicações Relacionadas

Dos mesmos autores

On-Line Parity Control Enhances 1149.1 BST Reliability (1999)
Artigo em Livro de Atas de Conferência Internacional
José Miguel Vieira dos Santos; José Manuel Martins Ferreira
On Improving 1149.1 BST Reliability for On-Line Scan (1999)
Artigo em Livro de Atas de Conferência Internacional
José Miguel Vieira dos Santos; José Manuel Martins Ferreira
Dependable Circuits Based on the XMR Architecture (1998)
Artigo em Livro de Atas de Conferência Internacional
José Miguel Vieira dos Santos; José Manuel Martins Ferreira

Das mesmas áreas científicas

Sistema de Comando Numérico para Prensas Hidráulicas de Duplo Efeito (1986)
Tese
José Martins Ferreira
Processadores dedicados : Concepção e realização em sistemas digitais reconfiguráveis (1997)
Tese
José Carlos dos Santos Alves; José Alfredo Ribeiro da Silva Ma; José Silva Matos
O Teste de Cartas de Circuito Impresso com BST: Arquitectura de um Controlador Residente e Geração Automática do Programa de Teste (1992)
Tese
José Martins Ferreira
Modelação de semicondutores bipolares. Formulação de um novo método para simulação em circuitos electrónicos de potência (1998)
Tese
Armando Araújo
Interoperability in collaborative networks : a framework proposal (2008)
Tese
Claudia-Melania Chituc; Américo Lopes de Azevedo; Américo Azevedo

Ver todas (740)

Recomendar Página Voltar ao Topo
Copyright 1996-2025 © Faculdade de Direito da Universidade do Porto  I Termos e Condições  I Acessibilidade  I Índice A-Z
Página gerada em: 2025-09-05 às 02:01:14 | Política de Privacidade | Política de Proteção de Dados Pessoais | Denúncias