A boundary scan test controller for hierarchical BIST

• Tipo: Artigo em Livro de Atas de Conferência Internacional
• Data: 1992

Autores

José S. Matos (Autor) FEUP; Filipe S. Pinto (Autor) Outra; José M. M. Ferreira (Autor) FEUP

Ata de Conferência Internacional

Título: Proceedings of the IEEE International Test Conference

Páginas: 217-223

IEEE International Test Conference

Baltimore, USA, 24 - SETEMBRO - 1992

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Classificação Científica

CORDIS: Ciências Tecnológicas > Engenharia > Engenharia electrotécnica

FOS: Ciências da engenharia e tecnologias > Engenharia electrotécnica, electrónica e informática

Outras Informações

DOI: 10.1109/TEST.1992.527822

Abstract (EN): A test controller for BIST of Boundary Scan Boards is described. It consists of a test processor core, with an optimized architecture for controlling the board-level BST infrastructure, and a system level testability bus interjace, allowing the implementation of a hierarchical test strategy. Automatic test pattern generation for this dedicated processor simplifies the task of providing a board-level BIST solution.

Idioma: Inglês

Tipo (Avaliação Docente): Científica

Nº de páginas: 7