Saltar para:
Logótipo
Comuta visibilidade da coluna esquerda
Você está em: Início > Publicações > Visualização > Transparent Acceleration of Program Execution Using Reconfigurable Hardware

Publicações

Transparent Acceleration of Program Execution Using Reconfigurable Hardware

Título
Transparent Acceleration of Program Execution Using Reconfigurable Hardware
Tipo
Artigo em Livro de Atas de Conferência Internacional
Ano
2015
Ata de Conferência Internacional
Páginas: 1066-1071
2015 Design, Automation and Test in Europe Conference and Exhibition, DATE 2015
9 March 2015 through 13 March 2015
Outras Informações
ID Authenticus: P-00G-6B9
Abstract (EN): The acceleration of applications, running on a general purpose processor (GPP), by mapping parts of their execution to reconfigurable hardware is an approach which does not involve program's source code and still ensures program portability over different target reconfigurable fabrics. However, the problem is very challenging, as suitable sequences of GPP instructions need to be translated/mapped to hardware, possibly at runtime. Thus, all mapping steps, from compiler analysis and optimizations to hardware generation, need to be both efficient and fast. This paper introduces some of the most representative approaches for binary acceleration using reconfigurable hardware, and presents our binary acceleration approach and the latest results. Our approach extends a GPP with a Reconfigurable Processing Unit (RPU), both sharing the data memory. Repeating sequences of GPP instructions are migrated to an RPU composed of functional units and interconnect resources, and able to exploit instruction-level parallelism, e.g., via loop pipelining. Although we envision a fully dynamic system, currently the RPU resources are selected and organized offline using execution trace information. We present implementation prototypes of the system on a Spartan-6 FPGA with a MicroBlaze as GPP and the very encouraging results achieved with a number of benchmarks.
Idioma: Inglês
Tipo (Avaliação Docente): Científica
Nº de páginas: 6
Documentos
Não foi encontrado nenhum documento associado à publicação.
Publicações Relacionadas

Dos mesmos autores

A Binary Translation Framework for Automated Hardware Generation (2021)
Artigo em Revista Científica Internacional
Nuno Paulino; João Bispo; João Canas Ferreira; João M. P. Cardoso
On the Performance Effect of Loop Trace Window Size on Scheduling for Configurable Coarse Grain Loop Accelerators (2021)
Artigo em Livro de Atas de Conferência Internacional
Santos, T; Nuno Paulino; João Bispo; João M. P. Cardoso; João Canas Ferreira
From Instruction Traces to Specialized Reconfigurable Arrays (2011)
Artigo em Livro de Atas de Conferência Internacional
João Bispo; Nuno Paulino; João M. P. Cardoso; João Canas Ferreira
Executing ARMv8 Loop Traces on Reconfigurable Accelerator via Binary Translation Framework (2020)
Artigo em Livro de Atas de Conferência Internacional
Nuno Paulino; João Canas Ferreira; João Bispo; João M. P. Cardoso
Recomendar Página Voltar ao Topo
Copyright 1996-2025 © Faculdade de Direito da Universidade do Porto  I Termos e Condições  I Acessibilidade  I Índice A-Z
Página gerada em: 2025-07-24 às 00:09:48 | Política de Privacidade | Política de Proteção de Dados Pessoais | Denúncias