Saltar para:
Logótipo
Comuta visibilidade da coluna esquerda
Você está em: Início > Publicações > Editorial > Visualizar Publicações Relacionadas

Publicações

Publicações com os mesmos autores da publicação Editorial

Agrupar Por: Ordenação:

Tese

Processadores dedicados : Concepção e realização em sistemas digitais reconfiguráveis
José Carlos dos Santos Alves (Autor) (FEUP); José Alfredo Ribeiro da Silva Ma (Revisor Técnico) (Outra); José Silva Matos (Orientador Técnico) (FEUP)

Relatório Técnico

Verification of TPG Procedures for F-BST Boards, relatório R4.3
José Martins Ferreira (Autor) (FEUP); José Silva Matos (Autor) (FEUP); F. Jong (Autor) (Outra)
Verification of TPG Procedures for BST Boards with Additional ST-Clusters, relatório R4.4
José Martins Ferreira (Autor) (FEUP); José Silva Matos (Autor) (FEUP); F. Jong (Autor) (Outra)
Um Processador Dedicado para o Auto-Teste de Cartas de Circuito Impresso com BST (V2.0)
José Martins Ferreira (Autor) (FEUP); F. Pinto (Autor) (Outra); José Silva Matos (Autor) (FEUP)
Test Pattern Generation Methodology for Full Boundary Scan Test, relatório D4.1
José Martins Ferreira (Autor) (FEUP); José Silva Matos (Autor) (FEUP); F. Jong (Autor) (Outra)
Projecto de um Processador para o Auto-Teste de Cartas de Circuito Impresso com BST
José Martins Ferreira (Autor) (FEUP); F. Pinto (Autor) (Outra); José Silva Matos (Autor) (FEUP)
Projecto de um ASIC para o Controlo de Tempo e Temperatura em Electrodomésticos
José Martins Ferreira (Autor) (FEUP); F. Pinto (Autor) (Outra); José Silva Matos (Autor) (FEUP)
High Level Language Specification of TPG Procedures for F-BST Boards, relatório D4.2
José Martins Ferreira (Autor) (FEUP); José Silva Matos (Autor) (FEUP); F. Jong (Autor) (Outra)
Especificação da Arquitectura Global, relatório n.º 2 do projecto PMCT/C/TIT/937/90
José Martins Ferreira (Autor) (FEUP); António Duarte Araújo (Autor) (FEUP); F. Pinto (Autor) (Outra); J. Tavares (Autor) (Outra); Gustavo Alves (Autor) (Outra); José Silva Matos (Autor) (FEUP)
Definição de Requisitos para um Sistema de Validação e Teste de Cartas de Circuito Impresso com BST, relatório n.º 1 do projecto PMCT/C/TIT/937/90
José Martins Ferreira (Autor) (FEUP); F. Pinto (Autor) (Outra); José Silva Matos (Autor) (FEUP)

Publicação Didática

The BST Learning Kit
José Martins Ferreira (Autor) (FEUP); F. Pinto (Autor) (Outra); José Silva Matos (Autor) (FEUP)

Livro

Book of Abstracts of the 4th Symposium on Electrical and Computer Engineering
Luís Almeida (Editor) (FEUP); José Silva Matos (Editor) (FEUP); Miguel Gutierrez Gaitan (Editor) (FEUP); Waldri Oliveira (Editor) (FEUP)
2021
Documentos

Capítulo ou Parte de Livro

Artigo em Revista Científica Nacional

O Boundary Scan Test: conceitos, limitações, e perspectivas de futuro
José M. M. Ferreira (Autor) (FEUP); José A. R. S. Matos (Autor) (FEUP); Raul F. A. M. Vidal (Autor) (FEUP); João P. C. Ferreira (Autor) (FEUP); Ana M. Leão (Autor) (Outra)

Artigo em Revista Científica Internacional

Test of mixed-signal boards using test-support ICs. Part I - Hardware
José Silva Matos (Autor) (FEUP); João Canas Ferreira (Autor) (FEUP); Ana Leão (Autor) (Outra); José Machado da Silva (Autor) (FEUP)
1995
Scalable hardware architecture for disparity map computation and object location in real-time
Santos, PM (Autor) (Outra); João Canas Ferreira (Autor) (FEUP); José Silva Matos (Autor) (FEUP)
Scalable Hardware Architecture for Disparity Map Computation and Object Location in Real-Time
Pedro Santos (Autor) (FEUP); João Canas Ferreira (Autor) (FEUP); José Silva Matos (Autor) (FEUP)

Registos 1 a 20 de 109

 
1
  2 3 4 5 6
Primeiro Resultado
Resultado Anterior
Resultado AnteriorResultado ActualResultado Seguinte
Último Resultado
 

Recomendar Página Voltar ao Topo
Copyright 1996-2025 © Faculdade de Direito da Universidade do Porto  I Termos e Condições  I Acessibilidade  I Índice A-Z
Página gerada em: 2025-08-21 às 17:45:56 | Política de Privacidade | Política de Proteção de Dados Pessoais | Denúncias