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A polynomial placement algorithm for data driven coarse-grained reconfigurable architectures

Título
A polynomial placement algorithm for data driven coarse-grained reconfigurable architectures
Tipo
Artigo em Livro de Atas de Conferência Internacional
Ano
2007
Autores
Ricardo Ferreira
(Autor)
Outra
A pessoa não pertence à instituição. A pessoa não pertence à instituição. A pessoa não pertence à instituição. Sem AUTHENTICUS Sem ORCID
Alisson Garcia
(Autor)
Outra
A pessoa não pertence à instituição. A pessoa não pertence à instituição. A pessoa não pertence à instituição. Sem AUTHENTICUS Sem ORCID
Tiago Teixeira
(Autor)
Outra
A pessoa não pertence à instituição. A pessoa não pertence à instituição. A pessoa não pertence à instituição. Sem AUTHENTICUS Sem ORCID
Ata de Conferência Internacional
Páginas: 61-66
IEEE-Computer-Society Annual Symposium on VLSI
Porto Alegre, BRAZIL, MAR 08-11, 2007
Indexação
Classificação Científica
FOS: Ciências da engenharia e tecnologias > Engenharia electrotécnica, electrónica e informática
CORDIS: Ciências Tecnológicas > Engenharia > Engenharia de computadores
Outras Informações
ID Authenticus: P-007-JVC
Abstract (EN): Coarse-grained reconfigurable computing architectures vary widely in the number and characteristics of the processing elements (cells) and routing topologies used. In order to exploit several different topologies, a place and route framework, able to deal with such vast design exploration space, is of paramount importance. Bearing this in mind, this paper proposes a placement scheme able to target different topologies when considering data-driven reconfigurable architectures. Our approach uses graph models for the target architecture and for the dataflow representation of the application being mapped. Our placement algorithm is guided by a Depth-First Traversal in both the architecture and the application graphs. Two versions of the placement algorithm with respectively O(e) and O(e + n(3)) computational complexities are presented, where e is the number of edges in the dataflow representation of the application and n is the number of cells in the graph model of the architecture. The achieved experimental results show that our approach can be useful to exploit different interconnect topologies as far as coarse-grained reconfigurable computing architectures are concerned.
Idioma: Inglês
Tipo (Avaliação Docente): Científica
Nº de páginas: 6
Documentos
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